KIM HYUK, XILINX EMBEDDED SFAE, Zynq

프로세서, USER REGISTER ACCESS 일반적으로 FPGA 내부 프로세서를 사용할 경우 FPGA내에 설계하는 사용자 로직과 데이터를 주고받는 경우가 많습니다. 하지만 프로세서가 버스를 통해 user logic을 억세스하기 위해서는 버스 신호와 프로토콜을 이해해야 합니다. 정말 지루하고 따분하고 읽어도 읽어도 알아듣지 못할 말로 잔뜩 써 있는 것이 데이터 시트입니다. XPS로 프로세서를 설계하면 user logic을 억세스하는 IP를 따로 제공하지 않기 때문에 설계자가 직접 만들어야 합니다. 뭐 프로토콜도 잘 알고 있고 프로세서의 동작상황도 잘 알고 있으면 못 만들 것도 없지만 생소한 프로그램에 낯선 프로세서와 처음 보는 프로토콜에 골탕 좀 먹으면 영 몹쓸 프로세서로 낙인 찍히기 쉽습니다. 그래서..

> signal reg0, reg1, reg2 : std_logic_vector(0 to 31); signal user_add : std_logic_vector(0 to 11); signal user_cs: std_logic_vector(0 to 3); signal data_from_user0, data_from_user1,data_from_user2, data_from_user3 : std_logic_vector(0 to 31); signal data_to_user : std_logic_vector(0 to 31); signal user_rd, user_wr, user_clk : std_logic; begin Inst_system: system PORT MAP( ext_int =>ext_int , us..